脉冲异步时序逻辑电路的设计方法与同步时序逻辑电路基本相同，但在设计过程中需要重点注意以下几点：
1. 时钟控制触发器作为存储元件
当采用时钟控制触发器作为存储元件时，由于触发器的时钟端被作为激励函数处理，因此使激励函数的确定变得更加灵活。通常，根据状态转移要求，恰当地对触发器时钟端和输入端进行处理，有利于激励函数的化简。
2. 输入限制
由于电路不允许两个或两个以上输入同时为 1（用 1 表示有脉冲出现），因此在形成原始状态图和原始状态表时，对于 n 个输入，只需考虑 n 种输入取值下的状态转移关系。在确定激励函数时，对两个或两个以上输入为 1 的情况，可作为无关条件处理。
3. 输入无脉冲时的状态保持
当输入端无脉冲出现时，应保证电路状态不变。这可以通过设计触发器的时钟端来实现，例如使用自保持触发器或使用时钟使能触发器。
设计过程
脉冲异步时序逻辑电路的设计过程可以概括为以下步骤：
示例
考虑设计一个 2 输入脉冲异步时序逻辑电路，其状态转移表如下：
| 状态 | 输入 | 下一状态 | |---|---|---| | A | 00 | A | | A | 01 | B | | A | 10 | C| | A | 11 | D | | B | 00 | E | | B | 01 | A | | B | 10 | F | | B | 11 | D | | C | 00 | A | | C | 01 | B | | C | 10 | G | | C | 11 | D | | D | 00 | A | | D | 01 | B | | D | 10 | C | | D | 11 | D | | E | 00 | E | | E | 01 | A | | E | 10 | F | | E | 11 | D | | F | 00 | A | | F | 01 | B | | F | 10 | C | | F | 11 | D | | G | 00 | A | | G | 01 | B | | G | 10 | C | | G | 11 | D |根据状态转移表，可建立原始状态图并进行化简，得到以下最小化状态图：
根据化简后的状态图，可确定触发器类型为 T 触发器，并确定激励函数如下：
T = X1'X2 + X1'X2'最后，可画出逻辑电路图：
时序逻辑电路有哪些
时序逻辑电路有以下3种：
1、时序逻辑电路的设计（一）
下图的时序逻辑电路是：设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。
2、时序逻辑电路的设计（二）
下图的时序逻辑电路是：试用JK触发器和门电路设计一个同步七进制计数器。
3、时序逻辑电路的设计（三）
下图的时序逻辑电路是：设计一“011”序列检测器，每当输入011码时，对应最后一个1，电路输出为1。
扩展资料：
时序逻辑电路的特点：
1、功能特点：电路在某采样周期内的稳态输出Y（n），不仅取决于该采样周期内的“即刻输入X（n）”，而且还与电路原来的状态Q（n）有关。（通常Q（n）记录了以前若干周期内的输入情况）
2、结构特点：除含有组合电路外，时序电路必须含有存储信息的有记忆能力的电路：触发器、寄存器、计数器等。
3、信号衰减和畸变：长的并行总线和控制线可能会发生交互串扰和传输线故障，表现为相邻的信号线出现尖峰脉冲(交互串扰)，或驱动线上形成减幅振荡(相当于逻辑电平的多次转换)，从而可能加入错误数据或控制信号。发生信号衰减的可能原因比较多，常见的有高湿度环境、长的传输线、高速率转换等。而大的电子干扰源会产生电磁干扰(EMI)，导致信号畸变，引起电路的功能紊乱。
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